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新火娱乐官网手机版_先进制程之战,英特尔/台积电/三星谁能将摩尔定律进行到底?

2020-01-11 13:59:21 点击:2229

新火娱乐官网手机版_先进制程之战,英特尔/台积电/三星谁能将摩尔定律进行到底?

新火娱乐官网手机版,一、先进制程:探索摩尔定律

1、先进制程:半导体制造皇冠上的明珠

半导体制造工艺皇冠明珠,随摩尔定律逼近物理极限。本文主要探讨普通硅工艺逻辑芯片的先进制程。先进制程是指集成电路产业晶圆制造中最为顶尖的若干个工艺节点,随着时间不断演变升级,而就当前时点来看,本文将 16/14nm 及以下节点纳入先进制程的范围。

根据国际半导体技术路线图(itrs)的规定,制程节点代数通常以晶体管的半节距(half-pitch)或栅极长度(gatelength)等特征尺寸(cd,critical dimension)来表示,以衡量集成电路工艺水平。摩尔定律指出:“集成电路芯片上所集成的电路的数目,每隔 18-24 个月就翻一倍;微处理器的性能提高一倍,或价格下降一半。”根据摩尔定律,制程节点以 0.7 倍(实际为根号 2 的倒数)递减逼近物理极限,从 1μm、0.8μm、0.5μm、0.35μm、0.25μm、0.18μm、0.13μm、90nm、65nm、45nm、32nm、22nm、16nm、10nm、7nm,一直发展到未来的 5nm、3nm,其中工艺节点之间还出现了半节点,如 28nm、20nm、14nm。事实上 90nm 节点以前特征尺寸完全对应栅极长度,自 65nm 开始各厂商节点名称的定义越来越模糊,已不能完全对应器件的物理尺寸。目前 14nm、10nm 的节点名称大致对应栅极长度的一半。

2、下游应用:cpu 等高性能计算为核心需求

更快更高更强,性能需求引领先进制程进步。“天下武功唯快不破”,持续提高芯片性能是先进制程的核心追求,因此先进制程的应用主要为高性能计算领域,包括 cpu(ap)、gpu、asic、fpga 等芯片,对应下游包括智能手机、个人电脑、服务器、矿机等。这些应用对于性能要求极高,而非将成本作为首要衡量因素。目前 7nm 及 10nm 主要应用包括智能手机 ap/soc、个人电脑及服务器 cpu、矿机 asic 等。14nm 主要应用包括中高端ap/soc、显卡 gpu、矿机 asic、fpga 等。较为成熟的 28nm 节点主要应用包括中低端手机、平板、机顶盒、路由器等主芯片。

历年先进制程均率先应用于旗舰级智能手机 ap 或计算机 cpu 等。手机主芯片通常采用最先进两代工艺打造,旗舰手机主芯片走在制程前沿,最先进制程推出后即开始采用,新制程出现后向下转移,而中低端手机主芯片通常采用次顶级制程打造。以苹果手机以及高通各主处理器制程及推出时间为例,苹果每代手机芯片基本采用当年度台积电、三星最先进、良率稳定的制程打造,近两年的10nm、7nm 制程,苹果手机芯片均为首发量产芯片。高通依据产品线不同采用制程各有侧重,例如骁龙 400 系列定位中低端、骁龙 600 系列定位中高端,均会考虑成本均衡,而高通骁龙 800 系列定位旗舰级,每年通常采用三星电子当期最先进工艺。英特尔作为制程工艺领先的 idm 厂商,其推出的 cpu 也长期是最先应用先进制程的产品。

矿机 asic、显卡 gpu、fpga 同为先进制程重要应用。显卡 gpu 如英伟达、amd,asic 如比特大陆主流矿机芯片,fpga 如赛灵思,基带芯片如 iphone x 采用的高通 x16 lte、iphonexs 系列采用的英特尔 xmm7560 等通常采用顶级或次顶级先进制程。以矿机芯片、ai 芯片为代表的高性能计算芯片成为近几年拉动先进制程需求的全新力量。矿机芯片已步入7nm 节点,2018 年 8 月嘉楠耘智首发 7nm 制程矿机芯片,2018 年 11 月比特大陆发布采用7nm制程bm1391 芯片的 s15 矿机。ai 芯片方面,寒武纪 mlu100 以及比特大陆开发的

ai 张量计算芯片 bm1680 均采用了台积电 16nm 工艺制造。

3、市场空间:300 亿美元空间,idm 与代工平分秋色

半导体整体空间达 4122 亿美元,逻辑集成电路市场 1022 亿美元。根据世界半导体贸易统计组织(wsts),全球半导体销售额 2017 年为 4122 亿美元,同比+21.6%,2018 上半年为 2290 亿美元,同比+20.2%。

wsts 预计 2018 年市场规模 4771 亿美元,同比+16%。集成电路销售额占比 83.25%,对应 2017 年 3432 亿美元市场,逻辑集成电路占比 24.79%,对应 1022 亿美元市场,同比增速 11.7%。

全球先进制程市场空间约 300 亿美元,代工市场先进制程市场空间约 150 亿美元。根据 gartner,全球 16nm 及以下先进制程 2017 年占比约 11%,对应市场空间约为 300 亿美元。根据 ic insights 资料显示,2017 年全球整体晶圆代工销售额为 623.1 亿美元,其中16/20nm 以下先进制程占比 24%,对应约 150 亿美元市场。先进制程 idm 市场与代工市场份额平分秋色。

4、竞争格局:摩尔定律步入极限,先进制程玩家所剩

先进制程进入 idm 与代工两大模式竞争阶段。半导体产业目前有两大商业模式:1)idm(integrated device manufacture,整合器件制造商)模式同时完成设计、制造、封测和销售四个环节。早期的半导体制造企业为 idm 模式,例如英特尔自 1968 年创立,为 idm 模式的代表。idm 优点在于规模经济性以及对内部全流程的掌握和整合优化,产品开发时间短、厂商具备核心技术优势,多适用于大型企业;然而 idm 模式长期发展带来的问题是投资规模巨大、沉没成本高,随着制程发展需不断投入新产能,对中小型公司不太适用,因此产生

了设计+代工的垂直分工模式。2)垂直分工模式则是无晶圆厂半导体设计公司(fabless)专注于设计和营销并将生产外包于晶圆代工厂(foundry),将封装测试分工至封测厂(outsourced assembly and test,osat)。台积电于 1987 年开创晶圆代工的商业模式,推进制造与设计、封装相分离。随着制程更细微的发展趋势拉动研发、建厂开支急剧增长,推动 idm 公司持续扩大委外释单,向 fab-lite(部分 idm+部分委外)、fabless 模式转移,例如英飞凌、恩智浦、意法半导体均较早采用了 fab-lite 策略将部分订单转移至台积电。

英特尔为 idm 先进制程传统老大,代工厂商各梯队分化明显。英特尔自 pc 时代崛起,长期稳居先进制程前沿,目前逻辑芯片 idm 厂商英特尔一家独大。代工厂商根据年度销售额来看,台积电在全球晶圆代工厂中一骑绝尘,市占率达 55.9%,其余厂商市占率在 10%以下。仅从逻辑 ic 制造最先进节点来看,目前主要分为三大梯队,台积电、intel(idm)、三星(idm/foundry)为三大一线梯队厂商,格罗方德、联电等紧随其后,我国大陆晶圆代工厂商主要位于第二三线梯队,其中中芯国际作为我国行业标杆,目前位于第二梯队。

先进制程龙头集中,联电、格罗方德相继放弃投资,玩家仅余三家。随着晶体管尺寸不断缩小,集成电路发热和漏电等问题凸显,保持先进的制程以及高良率需要高研发投入和设备投入,龙头集中趋势愈发明显。联电是台湾第二大晶圆代工厂,格罗方德则是 2009 年 amd晶圆制造部门分拆独立而成的世界第二大纯晶圆代工厂。两家公司均位列全球晶圆制造第二梯队。2018 年 8 月联电宣布放弃 12nm 以下的先进工艺研发,不再追求成为市场老大,而是专注改善公司的投资回报率。联电未来还会投资研发 14nm 及改良版的 12nm 工艺,但不

会再大规模投资更先进的 7nm 及未来的 5nm 等工艺。2018 年 8 月底,继 amd 宣布将7nmcpu 代工移至台积电后,格罗方德宣布放弃 7nmlp 制程研发,将资源回收至 12nm 及14nm 上来。由此目前全球还在研发和生产 10/7nm 制程的厂商仅剩台积电、三星、英特尔三家。

5、台积电、三星迅速追赶英特尔,代工制造站稳塔尖

纵观发展历史,传统龙头英特尔“两年一代”不再延续,14nm 节点已停留 4 年。英特尔是 pc 时代领导市场的半导体传统龙头,其在 2007 年宣布了著名的“嘀嗒”(tick-tock)战略模式。“嘀嗒”意为钟摆的一个周期,“嘀”代表芯片工艺提升、晶体管变小,而“嗒”代表工艺不变,芯片核心架构的升级。一个“嘀嗒”代表完整的芯片发展周期,耗时两年。按照 tick-tock 的节奏,英特尔可以跟上摩尔定律的节奏,大约每 24 个月可以让晶体管数量翻一番。2015 年左右,英特尔宣布采用“架构、制程、优化”(apo,architecture process optimization)的三步走战略。这意味着英特尔每 36 个月晶体管才会翻一番。事实上英特尔自 2015 年起已在 14nm 节点停留约 4 年时间,从 skylake(14nm)、kabylake(14nm+)、coffeelake(14nm++),到 2018 年预计推出的14nm+++,维持更新 14nm 制程。英特尔的 10nm 原计划 2016 年推出,但经历了多次推延,预计 2019 年面市。

台积电、三星快速追赶,跟上摩尔定律步伐。台积电和三星凭借晶圆代工后来居上,获得智能手机时代苹果、高通等大客户。在英特尔宣布三步走战略的 2015 年,三星宣布正式量产 14nmfinfet,随后台积电于 2015 下半年量产 16nmfinfet 工艺。尽管两家厂商的节点命名相对自由,但在节点标号上已经与英特尔平起平坐。此后四年英特尔反复升级 14nm节点,10nm 经历多次跳票。三星、台积电则于 2017 年量产 10nm 工艺,并且台积于 2018年率先推出 7nm 工艺,执棒跟上摩尔定律步伐。

台积电先进制程是业绩成长核心,营收占比近 38%,28nm 以下占比超过 50%。2016年、2017 年台积电 28nm 及以下先进制程占收入比重分别为 54%、58%,2018q2 这一比重增长为 61%,预计这一趋势将会持续。近几年来看,如果剔除最先进制程的收入,其余部分收入基本处于平稳下降的趋势,可见最先进制程贡献了公司主要的收入增长。更新制程的出现,对于原有制程形成一部分替代,故原有制程总体表现为平稳下降。台积电作为行业龙头公司,制程技术的持续推进成为巩固行业地位以及保持收入持续增长的必要条件。

6、2019 年三大厂商技术水平相当,台积电占据先发优势

2015 年起国际半导体路线图不再更新,厂商节点命名更加随意。国际半导体技术发展路线图(itrs)是由五个主要半导体制造国家和地区(美国、欧洲、日本、韩国、中国台湾)相关协会资助的组织,每年组织半导体产业专家组成的工作小组进行数次讨论并发布报告,对产业研发方向提出建议。但自 2015 年起国际半导体路线图 itrs 宣布不再更新,组织更名为国际元件及系统技术路线图(irds),发布报告内容不再偏重芯片运算速度与性能,而偏重终端设备的需要。从 28nm 节点左右开始,厂商在节点代号的命名出于营销考虑变得更加自由,台积电与三星节点之间没有明显迭代关系,英特尔则始终贯彻摩尔定律的规则为新制程节点命名。

同样命名为 14/16nm、10nm 节点,英特尔实际性能明显领先。从晶体管密度、栅极间距、最小金属间距、鳍片高度、栅极长度等指标来看,英特尔的 14nm、10nm 节点均显著优于台积电、三星同节点技术。14/16nm 方面,2014 年发布的英特尔 14nm 节点每平方毫米 3750 万个晶体管,台积电 16nm 节点约为每平方毫米 2900 万个晶体管,三星 14nm 节点约为每平方毫米 3050 万个晶体管;英特尔 14nm 节点栅极长度 24nm 优于台积电栅极长度 33nm 及三星栅极长度 30nm。10nm 方面,英特尔晶体管密度每平方毫米 1.008 亿个,台积电 10nm 节点晶体管密度每平方毫米 4810 万个,三星 10nm 节点晶体管密度每平方毫米 5160 万个;英特尔 14nm 节点栅极长度约 18nm 优于三星栅极长度约 25nm,英特尔 14nm节点鳍片高度 53nm 优于三星鳍片高度 49nm 及台积电鳍片高度约 44nm。此外,英特尔各项指标均与 irds 路线图同节点标准基本相符或更优。

英特尔 14nm≈台积电、三星“12nm”(即略逊于 10nm);英特尔 10nm=三星 7nm=台积电 7nm+(2019 euv)(略高于台积电初代 7nm)。从晶体管密度来看,2014 年发布的英特尔 14nm 节点为每平方毫米 3750 万个晶体管,略低于台积电每平方毫米 4800 万及三星每平方毫米 5100 万水平。英特尔 10nm 节点晶体管密度为每平方毫米 1.008 亿个,三星 7nm节点为每平方毫米 1.0123 亿,基本持平;而台积电宣称初代 7nm 节点晶体管密度为 16nm节点的约 3 倍、10nm 节点的 1.6 倍,由此推算每平方毫米约 8000 万个晶体管,略低于英特尔 10nm 节点水平;而 2019 年台积电采用 euv 工艺的 n7+节点也有望量产,披露晶体

管密度提升 20%,由此计算晶体管密度达到每平方毫米 1 亿个左右水平,将与英特尔、三星 2019 年量产工艺基本一致。

台积电 7nm 分两步走,初代非 euv 工艺已于 2018 年量产,euv 版 7nmplus 预计 2019年量产,与三星 7nm、英特尔 10nm 同级。台积电 7nm 节点较两代前的 16ff+带来 35%速度提升或功耗减少 65%、晶体管密度增加 3 倍;相较于 10nm 节点带来 20%速度提升或功耗降低 40%、晶体管密度 1.6 倍。相比之下采用 euv 的 n7+节点将额外带来晶体管密度20%提升、10%功率减少、而没有速度提升。2018 年 8 月份用于 n7+节点的 eda 软件认证已经就绪,台积电预计 2019 年初 euv 版 7nm 开始爬坡。未来 5nm 节点相较于非 euv 的7nm 节点,预计晶体管密度提升 1.8 倍,功率减少 20%,速度提升 15%,或在极低阈值电压(eltv)下速度提升 25%,台积电目标 2020 年实现 5nm 量产。

2019 年三大龙头工艺水平实际并驾齐驱。尽管命名有差别,三大厂商技术水平总体是并驾齐驱的,从各项指标来看,2019 年预计量产的台积电 7nmeuv 版节点(n7+)、三星7nm、英特尔 10nm 各项参数均基本相近,主要区别在于台积电、三星采用 euv 制程打造而英特尔仍采用 arf 193i 多重图形化技术。台积电目前初代 7nm(未采用 euv)已经量产,是市面已量产的最先进制程,时间上具有先发优势,该优势至少保持到 2019 年竞争对手量产,并且 2019 年台积电仍有望率先量产 euv 版制程,保持先发优势。台积电预计 2018 年7nm 芯片量产有超过 50 个流片,包括 cpu、gpu、ai 加速芯片、矿机 asic、网络、游戏、5g、汽车芯片等。

以当前时点来看,台积电略占上风,未来关键看英特尔 10nm 量产进度。就目前已发布技术来看,英特尔持续更新的 14nm 技术与台积电 10nm 技术大致同级,目前台积电已量产的 7nm 制程显著优于英特尔的 14nm 制程。而英特尔推迟到 2019 年下半年量产的 10nm 技术预计与台积电的 2019 年上半年量产的 euv 版 7nm 制程大致相当。由此可见,目前台积电相较于英特尔在量产时间上略占上风,而实际技术储备差别不大,未来关键看英特尔 10nm量产进度:若英特尔 10nm 如期于 2019 年下半年量产,台积电与英特尔同级别产品量产时间差别在半年以内;若英特尔 10nm 进度进一步推迟,将无疑大幅利好台积电。

二、延续摩尔定律,多层次新技术各显神通

业界在光刻、材料、器件、系统化设计多方面不断引入新技术。在半导体领域过去发展中各方面新技术不断导入,例如 65nm 引入 ge strained 沟道、45nm 引入 high-k 值绝缘层/金属栅极(hkmg)、32nm 第二代 high-k 绝缘层/金属栅工艺等,从 22nm 开始采用 finfet(鳍式场效应晶体管)等。未来预计可以看到从 7nm 节点开始 euv 全面取代 duv 光刻,5nm 节点 gaa 结构或成为主流,co、sige、ru、iii-v 族等新材料引入,3nm 后引入立体结构设计等新变化。由此也可以预见研发投入及资本开支不断高涨,先进制程成为强者游戏。

1、光刻工艺:两条技术路径,euv 与多重图案化

英特尔 10nm 进展不顺,后段多重图案曝光是主因

多重图案化(multi-patterning)使晶圆厂得以在现有光刻技术下继续提高光刻分辨率。光刻机分辨率所受影响因素如公式cd = k1 ∗ /所示。其中 cd 是可达到的最小临界尺寸,代表光刻机的分辨率;k1 是多个与工艺相关参数的集合系数;λ是光波长(arfduv 对应193nm,euv 对应 13nm);na 是光刻机数值孔径。先进光刻机为了提高分辨率,会尽量减小 k1,增大数值孔径,并选用更短波长。下图展示了各节点与 k1 参数对应关系,横轴为特征尺寸,纵轴为 k1 参数。黄线代表 193nm 波长的 arf 浸没式光刻机,最右侧蓝线代表 13nm波长的 euv 光刻机。在 ic 设计不进行妥协的情况下,k1 参数最小为 0.6 左右,在 eda 软件的解析度增强技术(ret)及光学临近效应修正技术(opc)辅助下,k1 值最小可降至0.2 左右,对应节点大约为 30nm。如进行更小尺寸光刻,opc 修正图案会重叠,解决方案是将图形分为两个独立的光罩,即采用多重图案曝光。采用多重图案化技术后,k1 值可以降至 0.2 以下,进一步提高光刻分辨率。

在 7nm 节点出现两种技术路径,既可以采用 193nm 波长+saqp 四重图案化达到所需分辨率,也可采用 euv+单次图案化。下图黄线中红点处即代表采用193i 浸没式光刻机+saqp四重图案技术,对应英特尔所选择的技术路线;7nm在蓝线中蓝色区域代表采用euv光刻机单次图案化,代表台积电和三星所选择的技术路线。在之后的 5nm 节点,193i 光刻机技术难度更大,采用 euv 双重图案化是较为合理的选择。

英特尔 10nm 节点一再推迟:后段采用多重四图案曝光(saqp)良率较低可能是主要原因。英特尔在 10nm 节点尽管特征尺寸等同于台积电、三星 7nm 节点,但未采用波长 13nm的极紫外(euv)光刻技术,而是继续采用波长 193nm 的深紫外(duv)结合多重曝光进行光刻。英特尔 10nm 项目开始较早,原计划 2016 量产,当时 euv 尚未成熟,故英特尔选择了 saqp 的技术路径,但研发过程中遭遇困难,导致 10nm 一再推迟。

▲英特尔此前展示的10nm晶圆

横向对比三家厂商前后段曝光技术,我们发现前段工艺基本相似,鳍片形成均采用了多重四图案曝光(saqp),栅极形成均采用了多重双图案曝光(sadp),contact 层形成采用了 le(光照-刻蚀)、lele、lelele、甚至 lelelele 的方法,三星采用了 euv 方法。在后段金属层形成方面三家厂商技术路线有明显区别,台积电 7nm 采用多重双图案曝光(sadp)、三星采用 euv 方法,而英特尔选择了多重四图案曝光(saqp)的方法。由于后段 m1 金属层是光刻中尺寸最小的瓶颈,实质上较 sadp 大幅增加了难度,同时英特尔还在 contact 层和m1 金属层首次采用了金属 co。在此方法下,最小金属间距可以达到 36nm,等同于三星采用 euv 方法达到的效果,并明显小于台积电 sadp 方法达到的 40nm。换言之,英特尔运用后段的 saqp 方法,实现了同 euv 一样的效果,但良率目前仅能达到 50%~60%,不满足大规模量产要求,导致英特尔 10nm 量产时间一再推迟。

从成本角度考量,193i 多重图案化在某些场景仍然是最为经济的选择。根据东京电子测算的不同曝光工艺标准化晶圆成本,euv 单次曝光的成本是193i(duv)单次曝光的 4倍,而 193i 四重图案曝光 saqp 是 3 倍,euv 单次曝光技术的晶圆成本高于自对准四图案曝光(193i saqp)。采用 193i saqp 仍然具有成本优势。

2、euv 仍是 7nm 节点之后必然趋势

近两年内来看(2019-2020 年),7nm 节点后光刻技术从 duv 转至 euv,设备价值剧增。当前使用的沉浸式光刻技术波长 193nm(duv,深紫外光),而当进行 7nm 以下节点制造时就需采用波长 13nm 的 euv 光刻机。根据 asml 公布的路线图,euv 光刻机首先于2018年在7nm及以下逻辑芯片开始应用。在euv设备制造过程中,由于euv波长仅13nm,没有合适介质进行精准折射,因而所有光路设计均采用反射的形式,设计更加复杂,对精度要求极高,制造难度极大。全球只有 asml 生产的 nxe3400b 是唯一支持 7nm 及 5nm 的euv 光刻机,单台机器价值约 1.17 亿美元。

台积电拥有 euv 设备最多,为 asml 最大客户,三星次之。euv 设备作为 7nm 以下制程必备工艺设备,对厂商最新制程量产具有至关重要的作用。由于对精度要求极高,台积电与 asml 在研发上有相关技术配合。台积电与三星是 asml 前两大订购客户。对于中国大陆厂商来说,并不存在“瓦森纳协议”限制向中国出口最先进 euv 光刻机的情况(芯智讯注:asml负责人此前曾公开这样表示。不过瓦森纳协定真的不存在吗?《asml将向大陆供应euv光刻机!禁运解除了?别太天真!》)。中芯国际目前已从 asml 预定 1 台 euv 光刻机,这对于中芯国际未来发展 7nm 以下技术具有积极意义。

英特尔 7nm 采用 euv 双重曝光技术已有提前布局,仍有望按原定计划量产。

(芯智讯注:此前英特尔中国研究院院长宋继强在接受芯智讯采访时也表示,英特尔在10nm上积累的很多新的技术和经验,比如四图案成形等,在后续的7纳米上是可以复用的,所以我们后续对于7纳米的生产,比如功耗、密度还有性能的可控性,包括对于日程的预测的准确性上都有更大的提高和信心,所以7纳米比10纳米会来得更顺利一些。具体可参看《联电/格芯相继放弃7nm,后摩尔时代如何超越摩尔?》)

尽管 193i更为经济,euv 仍是未来更先进制程不可或缺的工具。英特尔在 fab42 工厂已有布局 euv,计划用于 7nm 及以下节点,由于英特尔 7nm 节点不再面临 saqp 四重曝光技术难题,而是euv 双重曝光,有望重回正轨按原定计划 2020 年量产。

3、材料:少量金属层中运用钴(co)金属

继 20 年前铜取代铝后,钴(co)成为新一轮芯片金属层材料变革核心。伴随着晶体管体积的持续缩小,芯片中的金属接触及互连结构需变得更加纤细,由此带来两方面的挑战:一是减少电路的电阻,从而保证芯片较高运算速度;二是防止出现金属原子扩散以及金属原子电迁移,从而提高芯片耐用性。目前芯片内主流的金属材料铜和钨已经沿用了 20 年,1997年 ibm 首次实现将芯片内金属材料由当时的行业标准铝互连换为铜互连,使得导电电阻下降40%、耐用性提高了 100 倍,迎来了集成电路铜制程时代。

尽管相比铝具有低电阻、高耐用特点,铜、钨材料仍具有其局限:为防止铜、钨的扩散效应及电迁移并增加与绝缘层的附着力,生产中需首先沉积一层障壁层(barrier)及衬垫层(liner)。当特征尺寸微缩至 10 纳米左右时将没有金属层的容纳空间,衬层及障壁层的厚度成了工艺微缩瓶颈。此外,铜的晶界散射很严重,影响了纳米级导线的电阻。正由于现有材料的局限性,钴作为新一代金属层材料开始运用。

特征尺寸在 10nm 以下时,钴(co)较铜、钨更具优势:由于钴的晶界散射比铜小,在特征尺寸 10nm 以下时钴 co 的电阻比铜更小。特征尺寸在 10nm 左右时,若采用钨接触(contact),金属层容纳空间主要被障壁层及衬垫层占据,实际金属层厚度将变为 0;若采用钴接触,其障壁层仅 4 纳米,而实际金属层仍有 6 纳米。使用钴则可以使接触孔的特征尺寸达到 5nm 以下。

三家公司均采用少量钴作为衬层,英特尔率先扩大至内连接线中整体采用。英特尔、台积电、三星均开始在关键金属层的衬层(liner)和帽层(cap)采用了钴材料,此前衬层采用的材料为钽/氮化钽(ta/tan),转换到钴/氮化钽(co/tan)能够改善电子迁移以及铜的扩散效应,采用钴帽层同样能够改善电子迁移。英特尔更进一步在 10nm 节点的 m0 及 m1互连层金属内连接中完全采用钴金属填充,主要由于在内连接间距缩小而铜的电阻较高的情况下,钴成为低电阻的替代方案。英特尔 10nm 制程的金属间距为 36nm,而台积电 7nm 制程金属间距为 40nm 或尚无此需求;三星金属间距同为 36nm,或也将运用钴金属内连接方式。

4、结构设计:2024 年后转向垂直立体化发展

根据国际半导体技术发展路线图(itrs)的后续机构国际元件及系统技术路线图(irds)2017 年报告,预计 2024 年后芯片面积缩小的速度将明显放缓,转向垂直型晶体管或立体结构发展。过去 50 多年来行业主要依靠微细化 cmos 尺寸,来提高芯片和计算系统性能的发展途径,但根据 irds 预计到 2024 年后半导体技术将开辟不依赖 cmos 微细化的新途径,主要利用垂直方向纳米线晶体管(vgaa)或 3d 叠层的方式(3dvlsi)。

中短期来看(2018-2024 年),节点进行到 7nm 之后开始尝试平面纳米线/gaa 技术,大致在 5nm 节点、3nm 节点大规模应用。根据 irds 2017 报告,在 5nm 和 3nm 节点主要采用“lgaa”即“lateral gate-all-around(横向环绕式栅极)”或称作“nanowire(纳米线)”的方法,使得栅极(gate)四面包裹沟道,实现对电流的有效控制,减少因栅极长度/沟道长度进一步缩小带来的漏电问题。在 3nm 节点之后将横向 gaa 结构转化为纵向 gaa结构,以进一步提高晶体管密度。

三、制造龙头地位牵动芯片产品

1、先进制程竞争已成为影响 cpu 决定因素

工艺提升对于 cpu 性能提升影响明显。工艺提升带来的作用有频率提升以及架构优化两个方面。一方面,工艺的提升与频率紧密相连,使得芯片主频得以提升(详见附录);另一方面工艺提升带来晶体管规模的提升,从而支持更加复杂的微架构或核心,带来架构的提升。根据 cpudb 的数据,可以看出在芯片发展历史上,工艺提升显著带来了频率提升和架构提升的作用。随着制程节点进步,可以发现频率随工艺增长的斜率已经减缓,由于登德尔缩放定律的失效以及随之而来的散热问题,单纯持续提高 cpu 时钟频率变得不再现实,厂商也逐渐转而向低频多核架构的研究。

amd 先前代工厂商 globalfoundries14nmlpp 技术授权自三星,工艺水平低于 intel 14nm,但同价位产品多线程性能更高。以 amd 目前最新的 ryzen 系列处理器为例,ryzen系列于 2017 年 3 月上市,采用 zen 架构,制作工艺采用 globalfoundries 14nmlpp,事实上 globalfoundries 14nmfinfet 技术于 2014 年购买自三星,在栅极间距(gatelength)/cpp(contactedpolypitch)、鳍片间距(finpitch)、第一层金属间距(metalpitch)等参数上 amd 14nm 处理器均弱于 intel 14nm 处理器。根据 anandtech 性能测试结果,amdryzen 系列 cpu 在单线程性能方面弱于同价位 intelcpu,但由于采用了堆积更多核心的设计,实际多线程性能强于同价位 intelcpu,因而 amd ryzencpu 实际拥有更高性价比。

目前服务器市场英特尔占据约 99%市场、amd 约 1%;桌面级市场英特尔约占 91%、amd 约 9%。amd 在 cpu 市场长期位于市场第二,近几年来市场份额有显著下降。但自2017 年 amd 发布 ryzen 新系列之后,新品获得较好反响,市场份额开始好转。2018 年amd 服务器 cpu 市场份额已回升超过 1%,个人电脑 cpu 市场份额亦回升至 10%左右。

amd转投台积电后,工艺水平赶超英特尔,有望持续扩张市场份额。近期 amd 宣布在 7nm 节点采用台积电工艺,其长期合作的代工厂 globalfoundries 放弃 7nm 研发。一方面,由此可见赛道壁垒持续提高,globalfoundries 7nm 技术进展已无法满足 amd 需求,台积电在有限的未来先进工艺代工中难以看到对手。另一方面,cpu 已经进入 fabless + foundry 阶段,英特尔与 amd 之间的竞争实质上变为英特尔作为 idm 与台积电代工工艺的竞争。由于台积电 2018 年 q2 已量产 7nm 工艺,amd 有望从 2019 年上半年逐渐出货7nmcpu 产品,而英特尔 10nm 预计 2019 下半年量产,实际出货恐延后至 2020 年。amd有望工艺领先 intel 一年左右,未来一年内在服务器端和个人电脑端 amd 有望持续扩张市场份额,预计 amd 与台积电双双获益。

2、capex 不断推高,未来强者恒强

先进工艺晶圆趋势,推动晶圆代工行业技术、设备、资金壁垒不断增加。(1)技术壁垒:光刻技术、新材料和新工艺、新结构、工艺误差、工艺集成技术挑战不断增加。(2)设备壁垒:在先进制程中,euv 光刻机的生产难度和成本都非常大,导致 asml 的 euv 全年出货仅 12 台,今年可望增加至 20 台,现累积订单约 27 台,其中有 5 台已被台积电预订,费款高达 5.5 亿美元。(3)资金壁垒。根据 ic insights 数据,50k 片/月产能的 130nm 工艺 200mm厂需要~14 亿美元投资,300mm 厂需要 24 亿-100 亿美元,未来到 450mm 厂投资额将高达140+亿美元。

制程领先具有正反馈效果,技术差距逐步拉大。持续稳定增长的下游市场使得纯晶圆代工行业面临的竞争逻辑单纯,只需重点关注生产过程(如何提高良率、降低成本)。因此纯晶圆代工厂可以尽可能地做更多的资本开支,提高生产效率,实现规模经济,随着时间推移资本和技术壁垒就越来越坚实,在下游市场出现革命性变革之前,新进入者靠自身资源实现赶超的可能性就越来越小。以台积电为例,在形成了规模化生产以及先进制程的领先后,追赶者与之的差距只会越来越大。2000 年之初,中国台湾晶圆代工领域还是“双雄”(另外一家是台联电),但随着台积电率先研发出 0.13 微米制程,联电研发落后,此后联电再未赶上台积电。2017 年台积电在全球晶圆代工领域市占率 57.8%,联电排名第 3,但仅有8.5%。

资本开支高企,未来保持强者恒强趋势。从资本开支角度,2017 年台积电 capex 高达109 亿美元,远高于其他代工厂,能够与之相竞争的晶圆厂仅有三星(242 亿美元)和英特尔(132 亿美元)。晶圆代工领域有极强的技术投入正反馈效应:持续的技术投入带来先进制程优势,先进制程优势带来持续的订单收入与利润,持续的订单得以支撑未来更大规模的技术投入。

3、先进制程具有局限性,长效节点由此诞生

经济性决定应用与节点匹配

先进制程设备折旧成本高昂,随制程进展成本逐渐提高。以台积电及联电为例,其成本结构中折旧费用占比接近 50%,设备折旧在成本中占比最大。越先进的制程其设备进行折旧的年限越少,且由于技术先进其资本支出的金额更大,反映到成本相对更高。除设备折旧以外,更先进的制程涉及到专利使用费可能性更高(成本占比约 30%),且采用的直接、间接材料成本更高(成本占比约 7%),同样带来先进制程成本的提高。因而芯片设计厂商在选择制程时,需要考虑对应其应用领域,性能与成本的关系,选择合适的制程达到性能与成本的平衡点。

40nm、55nm 节点包括物联网 wifi/蓝牙芯片等应用,一次投片的费用极高,节点停留时间长。锐迪科、上海乐鑫等国内厂商 wifi、蓝牙芯片产品主要采用 55nm 及 40nm 打造,节点停留时间长达 5 至 6 年,主要原因在于流片成本较高,转移制程动力不足。对于 40nm来说,一次流片成本在 40-60 万美元级别,14nm 则需要 200-300 万美元左右,流片费主要为制作掩膜的费用。由于更高节点流片成本、设计成本均较高,在需求未发生根本性变化情况下制程转移的动力较弱,这些芯片本身大多运用在中低端领域,对于芯片性能没有大幅提升的要求,因而制程转移动力较弱。

28nm 主芯片逐渐流向更低制程,需求尚待上层节点转移填补。28nm 目前多包含 ap主芯片等性能性芯片,随着市场对于主芯片性能要求的提升,这些芯片的制程会跟随需求逐渐向下流动,以保持核心竞争力。随着主芯片由 28nm 向下转移,而其他芯片 40nm、55nm向下转移不足,28nm 当前部分或出现需求断层、晶圆代工厂产能过剩情况。

4、浅析长效节点:28nm 当前具备成本优势

在设计成本不断上升的情况下,较少的代工厂客户可以负担得起转向高级节点。根据gartner 的数据,16nm / 14nm 芯片的平均 ic 设计成本约为 8000 万美元,而 28nm 平面器件则约为 3000 万美元,设计 7nm 芯片需要 2.71 亿美元。而根据 ibs 的数据,28nm 平面器件的设计成本大致在 5130 万美元,而 7nm 芯片需要 2.98 亿美元。对于多数客户而言,转向 16nm / 14nm 的 finfet 较为昂贵。

就单位芯片成本而言,28nm 优势明显,将保持较长生命周期。一方面,相较于 40nm及更落后制程,28nm 工艺在频率调节、功耗控制、散热管理和尺寸压缩方面具有显著的优势。另一方面,由于 20nm 及更先进制程采用 finfet 技术,维持高参数良率以及低缺陷密度难度加大,每个逻辑闸的成本高于 28nm 制程。虽然高端市场会被 7nm、10nm 以及14nm/16nm 工艺占据,但 40nm、28nm 等并不会退出,28nm–16nm 工艺现在仍然是台积电的营收主力,中芯国际保持制程阶梯的连续性,持续提高 28nm 良率极为重要,预期 28nm将在较长时间保持强需求工艺节点地位。

28nm 需求结构由逻辑向特殊工艺演变,市场需求稳定。2015 年至 2016 年,28nm 工艺主要应用在手机应用处理器及基带,同时,机顶盒和数字电视等市场需求不断兴起,2019年至 2020 年 28nm 工艺将渗透到混合信号产品和 isp 芯片领域,不断涌现的新应用将促进28nm 工艺保持较长的时间窗口。根据 ibs 估算,2014 年全球 28nm 晶圆需求 291 万片,预计 2018 年将增至 430 万片,2024 年将缓减至 351 万片。

5、中芯国际:成熟制程贡献业绩,先进制程将临突破

先进制程即将突破,成熟制程、特色工艺收入贡献大。(1)公司 28nm 技术于 4q13 推出,包括 polysion、hkmg 制程。28nm 技术的收入贡献从 2016 年的 1.6%增至 2017 年的 8.0%,2018q3 略降至 7.1%。第二代 hkmg,即 hkc+预计于 2019 年 h1 量产,有望拉动 28nm 收入回升。此外,公司近期 14nmfinfet 已开始导入客户,预计于 2019 年下半年量产,未来中芯国际会在保持盈利能力的前提下持续提升先进制程。(2)成熟技术节点和特殊工艺平台上,公司大力强化高性价比的产品,包括电源管理芯片 pmic、图像传感器 cis、嵌入式非易失性存储 envm(eeeprom、eflash、mtp、otp 等)、微机电系统 mems、射频 rf、lcd driver等。

公司 40nm 至 0.35μm 制程技术成熟,2018q3 营收占比达 92.9%,是公司最主要的盈利来源。12 英寸成熟制程方面应用处理器、视频处理芯片、wifi 蓝牙芯片为主要应用。其中 40nm 制程营收占比约 18.7%,主要来自逻辑、射频、nand。55/65nm 营收占比约21.0%,主要来自逻辑、mcu、射频、nor、eflash 等。8 英寸方面 pmic、指纹识别、图像传感器为主要推动力。其中 0.15/0.18μm 营收占比最大,约 39.5%,对应电源管理芯片、指纹识别芯片、图像传感器需求。0.11/0.13μm 营收占比约 8.7%,主要来自 cis、嵌入式存储。公司主要客户包括高通、华为、博通、fpc、格科微、兆易创新等。

预计 28nm hkc+工艺 2019h1正式量产。当前28nm 营收占比不高,2017年贡献7.9%,2018q3 下滑至 7.1%。主要原因在于中芯国际当前 28nm 以较为低端的 polysion 工艺为主。

hkmg 产能及良率尚不高,同时制程向下迁移,28nm 全球产能目前处于过剩状况。28nm hkmg 的升级工艺 hkc+,对标台积电 28nm hpc+,为 28nm 最后一个版本,将显著提升性能、降低功耗,有望开拓部分智能手机及物联网应用市场。

14nm 预计将于 2019 年 h2 量产,应用品类“三步走”策略,打开公司成长空间。14nm需解决 finfet 技术问题,是下一步进入 10nm 以及 7nm 的关键节点。根据 1q18 电话会议,14nm 量产主要经历三个阶段,第一阶段是成本>asp,第二季度成本与 asp 相抵,第三阶段成本

6、台积电、英特尔、三星晶圆厂产能统计

编辑:芯智讯-浪客剑

来源:中信证券研究部

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